近些年，先進(jìn)封裝已經(jīng)成為半導(dǎo)體中越來越普遍的主題，那么半導(dǎo)體先進(jìn)封裝是什么？首先要知道半導(dǎo)體封裝是指將生產(chǎn)加工后的晶圓進(jìn)行切割、焊線、塑封，使電路與外部器件實現(xiàn)連接，并為半導(dǎo)體產(chǎn)品提供機(jī)械保護(hù)，使其免受物理、化學(xué)等環(huán)境因素?fù)p失的工藝。

隨著先進(jìn)制程工藝逐漸逼近物理極限，包括臺積電在內(nèi)的廠商已經(jīng)開始將研發(fā)方向由先前的“如何把芯片變得更小”轉(zhuǎn)變?yōu)椤叭绾伟研酒獾酶　?，先進(jìn)封裝逐漸成為行業(yè)發(fā)展重點。

目前半導(dǎo)體封裝技術(shù)正在從傳統(tǒng)封裝（SOT、QFN、BGA等）向先進(jìn)封裝（FC、FIWLP、FOWLP、TSV、SIP等）轉(zhuǎn)型。先進(jìn)封裝作為提高連接密度、提高系統(tǒng)集成度與小型化的重要方法，在單芯片向更高端制程推進(jìn)難度大增時，擔(dān)負(fù)起延續(xù)摩爾定律的重任。

自20世紀(jì)90年代中期之后，集成電路封裝體的外觀（形狀、引腳樣式）并未發(fā)生重大變化，但其內(nèi)部結(jié)構(gòu)發(fā)生了三次重大技術(shù)革新：引線鍵合（Wire Bonding）、倒裝封（Flip Chip）和晶圓級封裝（WLCSP，Wafer Level Chip Scale Package）。

封裝技術(shù)的發(fā)展史是芯片性能不斷提高、系統(tǒng)不斷小型化的歷史。根據(jù)《中國半導(dǎo)體封裝業(yè)的發(fā)展》，半導(dǎo)體封裝技術(shù)的發(fā)展歷史可大致分為以下五個階段：

第一階段：20 世紀(jì) 70 年代以前（通孔插裝時代），封裝技術(shù)是以 DIP 為代表的針腳插裝，特點是插孔安裝到 PCB 板上。這種技術(shù)密度、頻率難以提高，無法滿足高效自動化生產(chǎn)的要求。

第二階段：20 世紀(jì) 80 年代以后（表面貼裝時代），用引線替代第一階段的針腳，并貼裝到PCB 板上，以 SOP 和 QFP 為代表。這種技術(shù)封裝密度有所提高，體積有所減少。

第三階段：20 世紀(jì) 90 年代以后（面積陣列封裝時代），該階段出現(xiàn)了 BGA、CSP、WLP為代表的先進(jìn)封裝技術(shù)，第二階段的引線被取消。這種技術(shù)在縮減體積的同時提高了系統(tǒng)性能。

第四階段：20 世紀(jì)末以后，多芯片組件、三維封裝、系統(tǒng)級封裝開始出現(xiàn)。

第五階段：21 世紀(jì)以來，主要是系統(tǒng)級單芯片封裝（SoC）、微機(jī)電機(jī)械系統(tǒng)封裝（MEMS）。

圖片來自于國金證券

半導(dǎo)體先進(jìn)封裝的兩個方向：

1、小型化：3D封裝突破傳統(tǒng)的平面封裝的概念，通過單個封裝體內(nèi)多次堆疊，實現(xiàn)了存儲容量的倍增，進(jìn)而提高芯片面積與封裝面積的比值。

2、高集成：系統(tǒng)級封裝SiP能將數(shù)字和非數(shù)字功能、硅和非硅材料、CMOS和非CMOS電路以及光電、MEMS、生物芯片等器件集成在一個封裝內(nèi)，在不單純依賴半導(dǎo)體工藝縮小的情況下，提高集成度，以實現(xiàn)終端電子產(chǎn)品的輕薄短小、低功耗等功能，同時降低廠商成本。

Chiplets——小芯片！目前也是各大廠商研發(fā)重點，將大籌碼分成許多小籌碼。同樣是高集成的解決方案。

AMD 是這方面最受歡迎的例子，但這是整個行業(yè)的趨勢。AMD 可以設(shè)計 3 個芯片，一個CPU 核心小芯片和2 個 IO 芯片。這 3 種設(shè)計覆蓋了很大一部分市場。同時，英特爾設(shè)計了 2 個 Alder Lake 臺式機(jī)芯片和 3 個 Ice Lake 服務(wù)器芯片，以服務(wù)于相同的潛在市場。因此，AMD 可以節(jié)省設(shè)計成本，制造比英特爾更多內(nèi)核的 CPU，并節(jié)省收益成本。

小芯片（Chiplet）很棒，但它不是孤立的解決方案。也會遇到許多問題。每個晶體管的成本仍在上升，設(shè)計成本飆升，由于需要更多 IO 來與其他芯片接口，小芯片被pad限制。由于 IO 限制，部分芯片無法拆分，因此芯片尺寸仍在達(dá)到峰值。

那么行業(yè)解決辦法是什么？

先進(jìn)封裝！

這就是我們要注意的地方，一些工具供應(yīng)商將所有倒裝芯片封裝稱為“先進(jìn)封裝”。SemiAnalysis 和大多數(shù)業(yè)內(nèi)下游人士不會這么說。因此，我們將所有凸點尺寸小于100 微米的封裝稱為“先進(jìn)”。

最常見的先進(jìn)封裝類別稱為扇出。有些人會爭辯說它甚至不是先進(jìn)的封裝，但那些人大錯特錯。以Apple 為例，他們將讓臺積電采用應(yīng)用處理器芯片，并將其與 90 微米到 60 微米數(shù)量級的更密集凸塊封裝到重組或載體晶圓/面板上。與傳統(tǒng)倒裝芯片封裝相比，凸點密度大約高出 8 倍。

這種重組或載體晶圓/面板然后進(jìn)一步展開 IO，因此得名扇出。然后將扇出封裝連接到主板。硅芯片的設(shè)計可以減少對pad受限的擔(dān)憂，因為扇出處的pad較小。該封裝還可以封裝 DRAM 內(nèi)存、NAND 存儲和PMIC。集成扇出不僅有利于密度，而且它們還在封裝上保留了大量的芯片間 IO。否則，該 IO 將不得不以更大的IO 間距尺寸通過主板進(jìn)行接口。

集成扇出對于高性能應(yīng)用程序變得越來越普遍，不僅僅是移動應(yīng)用程序。增長最快的用例是在十多年來設(shè)計一直受到限制的事物的網(wǎng)絡(luò)方面。AMD 將在其服務(wù)器 CPU 和 GPU中非常積極地采用扇出。Tesla Dojo 1是集成扇出封裝的另一個引人注目的例子，但在晶圓級。SemiAnalysis透露，特斯拉將在發(fā)布公告前使用這種包裝類型。

在先進(jìn)封裝中，有 2.5D 和 3D 封裝。2.5D 涉及封裝在其他硅片上的硅片，但較低的硅片專用于布線，沒有有源晶體管。這通常以55 微米到 50 微米的間距完成，因此凸點密度高出約 16 倍。最常見和最高容量的用例是具有 TSMC CoWoS（基板上晶圓上芯片）的 Nvidia 數(shù)據(jù)中心 GPU。臺積電將有源芯片封裝在只有互連和微凸點的晶圓上。然后使用傳統(tǒng)方法將這疊芯片封裝到基板上。

其他示例基本上包括每個帶有 HBM 的處理器。HBM 是作為一種階梯函數(shù)增加內(nèi)存帶寬的方法而建立的，這種方法高于傳統(tǒng)形式的 DRAM。它通過使用更寬的內(nèi)存總線來實現(xiàn)這一點。這些寬總線會產(chǎn)生與 IO 計數(shù)相關(guān)的問題，但 HBM 是從頭開始設(shè)計的，以便在同一包內(nèi)共存。這顛覆了 IO 問題，同時也允許更緊密的集成。

2.5D 的更多示例包括基于Intel EMIB 的產(chǎn)品、Xilinx FPGA、AMD 最新的數(shù)據(jù)中心 GPU 和Amazon Graviton 3.

3D 封裝將一個有源芯片封裝在另一個有源芯片之上。這最初是由英特爾提供的55 微米間距的邏輯硅片，但批量用例將是 36 微米或更小。臺積電和 AMD 將推出 17 微米間距的 3d堆疊 V-cache。該技術(shù)從凸塊轉(zhuǎn)移到硅通孔 (TSV)，并且具有更大的擴(kuò)展空間。

索尼制造的 CMOS 圖像傳感器等其他應(yīng)用已經(jīng)采用 6.3 微米間距。為了繼續(xù)進(jìn)行比較，36 微米間距的凸塊密度高 31 倍，以17 微米間距實現(xiàn)的銅 TSV 的 IO 密度高 138 倍，索尼的 6.3 微米間距的CMOS 圖像傳感器的 IO 密度高 567 倍標(biāo)準(zhǔn)倒裝芯片。

先進(jìn)封裝的出現(xiàn)，讓業(yè)界看到了通過封裝技術(shù)推動芯片高密度集成、性能提升、體積微型化和成本下降的巨大潛力。目前，人工智能（AI）、高性能計算、數(shù)據(jù)中心、自動駕駛汽車、5G都有先進(jìn)封裝的身影，應(yīng)用領(lǐng)域逐漸擴(kuò)大，各大廠商摩拳擦掌地為AI浪潮積極地做準(zhǔn)備，一場先進(jìn)封裝技術(shù)競賽已然拉開了帷幕。